組合邏輯電路設計(使用Verilog HDL設計) 分別採用行為描述和結構描述設計一位全加器

2021-05-02 11:30:16 字數 1200 閱讀 6661

1樓:峰峰峰

行為描述

moudle(a,b,ci,sum,c)

input a,b,ci;

output sum,c;

assign =a+b+ci;

endmodle

結構描述:

moudle(a,b,ci,sum,c0)input a,b,ci;

output sum,co;

wire x,y,z;

xor #10 u1(x,a,b);

and #10 u2(y,ci,x);

and #10 u3(z,a,b);

or #10 u4(c0,y,z);

xor #10 u5(sum,c0,x);

endmodule

鳥春不錯啊!!!這只是個人見解啊,不對不負責啊~~廣東工業大學資訊工程學院08電信(1)班不錯啊~~

2樓:匿名使用者

行為描述

moudle (a, b, ci, cout, co);

input a, b, ci; // ci是進位輸入output cout, co; // cout是和,co是進位輸出reg cout;

reg co;

always @ ( a or b or ci )begin

cout = a ^ b ^ ci;

co = (a & b) | (a & ci) | (b & ci);

endendmodule

結構描述

moudle (a, b, ci, cout, co);

input a, b, ci; // ci是進位輸入output cout, co; // cout是和,co是進位輸出assign cout = a + b + ci;

assign co = (a & b) | (a & ci) | (b & ci);

endmodule

3樓:匿名使用者

我明天eda考試了,哈哈

4樓:匿名使用者

行為描述和結構描述互換吧

用 verilog hdl 語言的行為描述方法設計電路,寫出程式設計** 還有寫測試程式

5樓:f夾

用 verilog hdl 語言的行為描述方法設計電路

肯定知道更多

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