1樓：丿奇
先確定輸入輸出，
再列他們之間關係的真值表，
然後根據真值表寫出邏輯函式表示式，
最後根據函式表示式畫出電路圖。
設計一個組合邏輯電路需要哪四個步驟
2樓：匿名使用者
組合bai邏輯電路的設計與du
分析過程相反，其步驟zhi大致如下：dao（內1）根據對電路邏輯容功能的要求，列出真值表；
（2）由真值表寫出邏輯表示式；
（3）簡化和變換邏輯表示式，從而畫出邏輯圖。
組合邏輯電路的設計，通常以電路簡單，所用器件最少為目標。在前面所介紹的用代數法和卡諾圖法來化簡邏輯函式，就是為了獲得最簡的形式，以便能用最少的閘電路來組成邏輯電路。但是，由於在設計中普遍採用中、小規模積體電路（一片包括數個門至數十個門）產品，因此應根據具體情況，儘可能減少所用的器件數目和種類，這樣可以使組裝好的電路結構緊湊，達到工作可靠而且經濟的目的。
組合邏輯電路的一般分析步驟和設計步驟是什麼？
3樓：科普小星球
一、組合邏輯電路的分析流程
與邏輯表示只有在決定事物結果的全部條件具備時，結果才發生。輸出變數為1的某個組合的所有因子的與表示輸出變數為1的這個組合出現、所有輸出變數為0的組合均不出現，因而可以表示輸出變數為1的這個組合。 組合邏輯電路的分析分以下幾個步驟：
（1）有給定的邏輯電路圖，寫出輸出端的邏輯表示式；
（2）列出真值表；
（3）通過真值表概括出邏輯功能，看原電路是不是最理想，若不是，則對其進行改進。
二、組合邏輯電路的設計步驟
(1) 由實際邏輯問題列出真值表;
(2) 由真值表寫出邏輯表示式;
(3) 化簡、變換輸出邏輯表示式；
(4) 畫出邏輯圖。
擴充套件資料
常見的算術運算電路有：
1、半加器與全加器
①半加器
兩個數a、b相加，只求本位之和，暫不管低位送來的進位數，稱之為「半加」。
完成半加功能的邏輯電路叫半加器。實際作二進位制加法時，兩個加數一般都不會是一位，因而不考慮低位進位的半加器是不能解決問題的 。
②全加器
兩數相加，不僅考慮本位之和，而且也考慮低位來的進位數，稱為「全加」。實現這一功能的邏輯電路叫全加器。
2、加法器
實現多位二進位制數相加的電路稱為加法器。根據進位方式不同，有序列進位加法器和超前進位加法器兩種 。
①四位序列加法器：如t692。優點：
電路簡單、連線方便。缺點：運算速度不高。
最高位的計算，必須等到所有低位依此運算結束，送來進位訊號之後才能進行。為了提高運算速度，可以採用超前進位方式 。
②超前進位加法器：所謂超前進位，就是在作加法運算時，各位數的進位訊號由輸入的二進位制數直接產生。
4樓：匿名使用者
分析步驟：
1.根據給定的邏輯圖，從輸入到輸出逐級寫出邏輯函式式；
2.用公式法或卡諾圖發化簡邏輯函式；
3由已化簡的輸出函式表示式列出真值表；
4從邏輯表示式或從真值表概括出組合電路的邏輯功能。
設計步驟：
1仔細分析設計要求，確定輸入、輸出變數。
2對輸入和輸出變數賦予0、1值，並根據輸入輸出之間的因果關係，列出輸入輸出對應關係表，即真值表。
3根據真值表填卡諾圖，寫輸出邏輯函式表示式的適當形式。
4畫出邏輯電路圖。
5樓：陌路丶天涯人
4.6.7組合邏輯電路的設計
6樓：痕水月
邏輯電路一般就是分析了這個整個電路開路或或門，然後設計出來。
7樓：l楚輕狂
這樣才不會告訴我為什麼這麼愛
用小規模積體電路和中規模積體電路進行邏輯電路設計時對邏輯函式式的
8樓：匿名使用者
更重要的來區別在於其製造源工藝，像現在大規模積體電路使用cmos工藝，在此工藝上標準邏輯單元都為與非、或非門。並沒有專門的與門、或門。所以邏輯表示式要轉化成與非或非的形式才能夠提高設計效率。
而在以往的積體電路設計中，也就是樓主所說的小規模和中規模（常見與90s年代），使用的是pmos或者nmos工藝。在這些工藝中可以構建and 和or ，但是代價是要付出很大的功耗。
純手碼。
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