問個關於在學習FPGA VERILOG語言中的問題

2021-05-02 11:30:16 字數 731 閱讀 2389

1樓:

怎麼掌握哪些是不可綜合語句

其實在語法書裡面就有說了,不過隨著技術發展,像過去不可綜合a*b,現在很多綜合器都會自己呼叫乘法器模組來進行(fpga綜合)。多想想自己寫的rtl**描述的是什麼電路,綜合出來是什麼樣子,就會明白了。

還有就是一開始學習時是不是多做些簡單器件的**模型 瞭解軟體常用功能 和完整設計流程嗎?

多做做實驗,從最簡單的跑馬燈開始到難的sdram控制等,多做實驗,上板子除錯,經驗自然就有了。

流程也必須重視。、

謝謝,有問題在聯絡

2樓:

並不是語句不可綜合,而是要看你寫的內容能不能被綜合軟體所轉換成邏輯閘.比如說initial 語句有的書上說是不可綜合的,但是你用來給暫存器賦初值是可以的.而比如說你一個暫存器使用了阻塞賦值<=之後,再使用非阻塞賦值=,那麼又不可綜合.

有的語句是用於測試的,那麼這樣的語句是不可綜合的,比如延時的語句# ,還有forever,等等,你可以去借本書過來看看.

講穿了verilog語言其實很簡單的,但是你會寫語言不代表你會設計,關鍵是在設計之前,你就要大致弄明白你所寫的語言綜合出來是個什麼東西.對數位電路一定要比較精通,對狀態機,組合邏輯,時序邏輯這些基本概念要弄清楚.

個人認為學習fpga關鍵還是要做實驗,行為級**不能說明問題,而且會把你帶入一個誤區,認為**做出來就行了,其實**離真正的能用還差了很遠.最好弄個開發板來做實驗,沒有的話做做時序**.

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