1樓：匿名使用者
可以實現3個數一起相加，綜合之後，可由兩個加法器來實現。
2樓：匿名使用者
module(input[7:0]in1,in2,in3,output[7:0]out1);wire[7:
0]w;assignw=in1>in2?in2:in1;assignout1=w
3樓：竇碩伏曼雲
module add(a,b,cin,cout);
input cin;//進位輸
入input[3:0] a;//四位輸入
output[3:0]b;//四位輸出
output cout;//進位輸出
assign =a+2'd2+cin;
endmodule
圖是**的，為了弄你這個又花去我蠻多時間的，***。
verilog 將兩個資料合併為一個
4樓：
fifo<=; 這個你寫抄的沒問題，低四位是din，高四位是fifo[3：0]。
但兩個clk的頻率問題，導致輸出資料會不會按照你想的（注意取樣哈），還有，fifo是output，為什麼不在輸出之前先鎖存下，保證資料正確，而是直接把輸出的暫存器按位擷取？
5樓：南方血
從左到右，依次為高位-->低位；din 1位的？恐怕不行吧？至少左右位數要匹配，還有你這個**寫的有點糾結了，看一下quartus2自帶的fifo寫法吧。
6樓：偶秀芳宮詞
fifo<=;
這個你bai寫的沒問題du，低四位是din，高四zhi位是fifo[3：dao0]。
但兩個clk的頻率問題，導致輸出資料會不版會按照你想的（注權意取樣哈），還有，fifo是output，為什麼不在輸出之前先鎖存下，保證資料正確，而是直接把輸出的暫存器按位擷取？
用vhdl語言（veriloghdl也可）程式設計，實現三個8位數的比較器
7樓：匿名使用者
module (
input [7:0] in1, in2, in3,output [7:0] out1);
wire [7:0] w;
assign w = in1 > in2 ? in2 : in1;
assign out1 = w < in3 ? w : in3;
endmodule
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