1樓：抹茶泡芙
首先，你的那個第二個移位**最好加個括號，增加可視性。當第二個clk來的時候，data_out賦的是沒有移位前data的data[7]，data也同時變成移位後的數。你可以隨便寫個數字，**一下，就明白了.
僅僅個人意見。
2樓：手機使用者
為什麼不用阻塞賦值，always塊中並不是不可以使用阻塞賦值，要根據邏輯而定。
always @(posedge clk or negedge rstn)
begin
....
if(counter<8)
begin
data_out=data[7];
data=data<<1;
end....end
verilog中移位操作符號
3樓：津人依夢聊理財
verilog中移位操作符號有2種，分
別是「<<」左移位運算子和「>>」右移位運算子。
格式如下：a<>n。其中，a代表要移位的運算元，n代表要移幾位。兩種運算方式都用0來填補移出的空位。
移位操作符對左邊的運算元進行向左或向右的位移位操作，第二個運算元，移位位數是無符號數，遵循的操作規律是「左移時先補後移，右移時先移後補」。
在進行移位運算時，應當注意移位前後變數的位數。如果運算元已經定義了位寬，則進行移位後運算元改變，但是其位寬不變。
擴充套件資料
verilog hdl運算子
1、邏輯運算子：&&邏輯與；||邏輯或；！邏輯非。
2、關係運算子：《小於、>大於、<=小於等於、>=大於等於。
3、等式運算子：==等於、!=不等於、===等於、!==不等於。
4、移位運算子：《左移位、>>右移位。
5、位拼接運算子：
6、縮減運算子：先將運算元的第一位與第二位進行與、或、非運算，然後將結果與第三位進行與、或、非運算，依次類推，直至最後一位。
第4章 運算子、賦值語句和結構說明語句 4.4 移位運算子
4樓：修羅犬夜
比如你定義一個暫存器型變數a
reg [3:0]a;
a<=a<<1;(這是讓a左移一位的表示方法)a<=a>>1;(這是讓a右移一位的表示方法)《表示左移，後面跟著的數字表示移位的位數。
>>表示右移，後面跟著的數字表示移位的位數。
5樓：匿名使用者
verilog的位移結果的寬度是左運算元的寬度，同理elaboration隻影響左運算元。
例如：reg [8:0] b;
reg [4:0] c;
b + (c << 1);
elaboration 的結果是：
b + ( << 1)
如果左運算元含有x數值x會隨右運算元數值位移，不會全部變x。
例如：3』b0x1 << 1 的結果是： 3『bx10如果右運算元含有x數值結果會變成全x。
例如：3』b000 << 2'b0x 的結果是：3『b***綜合時根據右運算元的型別的不同會生成不同的電路如果右運算元是常數生成的電路只有連線。
例如：reg [3:0] a;
a << 1;
生成：但如果右運算元是變數則會不同。
reg [1:0];
wire b;
a << b;
生成多路選擇器：
6樓：匿名使用者
<<和>>對一個數分別進行左移位和右移位，預設不做符號位擴充套件，用零補。
7樓：匿名使用者
wire [3:0] dat_in;
wire [3:0] dat_out;
assign dat_out = ; // 迴圈左移1位
verilog如何用移位操作符"<<"或">>"來實現串並4bit資料的串入並出？
8樓：匿名使用者
應該用並置運算，這不是一個數值相加的關係。
in_buff <= (in_buff+s_in)<<1;一句修改為 in_buff <= ;
相當於一個移位暫存器組
verilog中forever的運用
如果想輸出週期為20個時間單位的方波，格式如下 forever begin 0 clk 0 10 clk 1 10 clk 0 end或者 always 10 clk clk 希望我的回答能解決您的問題！begin clk 0 forever 10 clk clk end這樣可以產生一個週期訊號 這...
verilog並行輸入轉序列輸出
將輸入的並行資料暫存在內部暫存器裡，然後一位位地輸出，輸出8位後，再將外部資料拿進來更新，再輸出。這樣迴圈進行。用verilog編寫8bit並行輸入1bit序列輸出的介面轉換模組。always posedge clk begin bits8 in reg bits8 in bits8 in reg ...
verilog實現pid控制求高手指點，fpga
看看連結 求verilog fpga高手指點 這是實現一個什麼功能以及大概意思啊？這就是一段textbench，將激勵加到module埠上 主要看altsyncram altsyncram ponent後邊 括號裡邊是激勵 括號前邊是module埠 麼麼噠 你這個是一個rom核的.v檔案吧？這個直接...