1樓：匿名使用者
，如果曾經有人在網上釋出，或有內
般都會被搜尋引擎收錄；如果搜不到，你可以找一下相關的論壇，最好是那種人氣比較高的論壇，註冊會員，發帖求助，會有高手幫你的。
求一份crc8-8的verilog測試**，折騰了好幾天，用下面程式校驗出來的結果還是不對，請高手指點，原始碼有以
2樓：匿名使用者
crc很簡單的。。。我之前做過16bit，24bit的crc。。。
我看你的輸入是並行的8bit資料，你是想8bit同時做crc嗎？
如果是的話，你好好仔細的推導一下你的各個bit的表示式是否出錯了。注意msb和lsb的順序別搞反了。
一般只要你推導不錯的話，crc就不會出錯。。。
搞不定的話吱一聲，我可以把我的**給你。
沒看你的測試程式，你首先可以通過**與crc計算器看看你的crc結果對不對。只有這個crc計算對了，再去寫測試程式
verilog hdl 的crc校驗程式，誰能給我寫出註釋，解釋演算法？
3樓：
很多書都有，例如《fpga/cpld應用設計200例》
請教verilog實現crc的問題
4樓：匿名使用者
不同crc演算法不一樣，一般取下抽頭，移位就行了
請教verilog實現crc的問題
5樓：匿名使用者
最簡單的，按照移位相除的電路圖，原樣實現。
verilog程式問題，還是quartus的問題？？
6樓：匿名使用者
reg count_clr,load;
這句話要改為
wire count_clr;
reg load;
對於reg型變數不可以用assign語句進行賦值，好好看看書，朋友
請教verilog實現crc的問題
7樓：匿名使用者
網上搜吧，我這裡好像有個16bits的。
verilog 問題
8樓：匿名使用者
我也遇到同樣的錯誤，最後發現是後面的 if 前面忘了加 else ！
寫c語言習慣了。
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