eda用case語句怎麼編寫異或門程式

2021-03-19 18:37:33 字數 1035 閱讀 2736

1樓:匿名使用者

library ieee;

use ieee.std_logic_1164.all;

entity xor_1 is

port (a,b:in std_logicxx:out std_logic)

end;

architecture ar of xor_1 issignal a_b:std_logic_vector(1 downto 0)

begin

process(a,b)

begin

a_b<=a&b;

case a_b is

when "00"=>xx<=0;

when "01"=>xx<=1;

when "10"=>xx<=1;

when "11"=>xx<=0;

when others=>null;

end case;

end process;

end ar;

2樓:匿名使用者

library ieee;

use ieee.std_logic_1146.all;

entity *** is

port(a,b:in std_logic;

y:out std_logic);

end entity ***;

architecture aaa of *** issiganl s:std_logic_vector(1 downto 0);

begin

s<=a & b;

process(s)

begin

case s is

when "00"=>y<='0';

when "01"=>y<='1';

when "10"=>y<='1';

when "11"=>y<='0';

when others=>null;

end case;

end process;

end architecture aaa;

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